IC验证中的EDA仿真（三）-specify-endspecify介绍

2019-08-26

上一篇的文章中，我们介绍了Verilog HDL仿真过程中的时序。在Verilog HDL仿真中，对于时序的描述，通常有以下两种方式：直接的延时语句描述和间接的条件语句描述。例如可以直接用“#1”表示delay1个时间单位，也可以用always@(posedge clk)这种间接的条件语句来表示delay的cycle时长。在平时的工作中，我们可以根据实际情况，灵活选择合适的描述方式。

今天书接上文，继续探讨和时序相关内容。

specify-endspecify

我们使用Verilog HDL进行行为级描述时候，有下面两种方式定义时间信息(以反相器为例)。

assign #1 out = ~in;使用specify-endspecify块进行定义。第一种比较常见，不在赘述。我们主要解释一下第二种specify-endspecify块。

specify-endspecify是Verilog HDL的一对关键词，把这两个关键词以及它们之间的代码，通常看做一个整体。我们可以在这对关键词之间，定义从输入到输出端口之间的path delay（路径延时）。我们给出下面使用specify-endspecify的例子（以反相器为例）。

推荐阅读

上一篇：红星美凯龙2019年上半年营收77.57亿元，联手阿里推进新零售转型

下一篇：宇通客车半年报简析：拐点确立