用Verilog实现流水移位寄存器，你需要了解这4种描述方法（一）( 三 )
图二 实际的综合结果
毫无疑问，这种结果是不符合我们的设计要求的。
第二种描述方式，用“阻塞赋值”描述
我们仍然采用“阻塞赋值”进行描述，但是不同的是，我们调整描述语句的顺序，集体的RTL描述如下所示：
reg q_ff,q_2ff,q_3ff;
always@(posedge clk) begin
q_3ff = q_2ff;
q_2ff = q_ff;
q_ff = data_in;
end
上面的Verilog HDL描述中，我们重新排布了RTL的描述顺序，经过仿真验证，功能符合预期。并且综合结果显示，网表是shift register，所以结果正确。
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