锐龙3000封装揭秘：4核到16核不换接口真难( 三 )_AMD近日在美国洛杉矶举办年度技术大会

根据AMD给出的数据，12nm工艺下焊锡突点间距(bump pitch)为150微米，7nm下则缩小到130微米，对于锐龙这样的高性能处理器来说是非常有挑战性的，无论基板还是焊接都需要革新，而这个世界上能做好microPGA封装的厂商，只有两家。

三代锐龙使用了新的封装设计，12nm I/O Die部分继续使用焊锡突点，7nm CPU Die部分则升级为铜柱(copper pillar)，更紧凑，导电性更好，而且封装后芯片高度可保持一致。

PCIe 4.0的加入也相当棘手，其对PHY物理层、信号、材料等的要求都高了一个档次，AMD为此在封装层采用了低损耗材料，保持信号完整性，并进行了广泛的测试，最终冒险取得了成功。

这是锐龙三代处理器内部基板上的走线图，可以明显地看出两个CPU Die都至于I/O Die连接，同时后者作为输入输出中枢，再与外接各种连通，而整体依然是AM4兼容的。

AMD表示，三代锐龙设计了新的12层基板来满足更多、更复杂的走线，而且通用性很好，可以轻松更换IP模块或者针脚，而且无论一个CPU Die还是两个都是通用的。

锐龙3000封装揭秘：4核到16核不换接口真难( 三 )