硬件|被“误解”的先进封装中国才刚刚起步( 三 )_被“误解”的先进封装|中国才

晶圆厂的“入侵”势必会在一定程度上挤压封装厂未来的业务成长空间，因此大陆外一线封装厂也开始在先进封装领域追逐角力。不过，封装厂提及的“先进封装”更为广义化，其将倒装（FC）、芯片尺寸封装（CSP）、系统级封装（SiP）以及基于玻璃等材料的晶圆级封装（WLP）技术亦称之为先进封装。
封装厂推动的先进封装技术虽有所进步，但仍与晶圆厂所主导的先进封装有所差距。以封装厂的晶圆级封装为例，在硅中介层的重布线层，不仅单位面积内Die的数量更高，其线宽的极限（1.8/1.8μm及以下）也远低于有机材质或玻璃（4/4μm及以上）。这也意味着，晶圆厂基于硅中介层的先进封装技术将拥有更高的D2D互连密度。
前述台系晶圆厂内部人士告诉集微网：“超低线宽才是先进封装的终极奥义，而目前只有晶圆厂能在硅中介层上将线宽降至1.8/1.8μm以下。至于为何一定是1.8/1.8μm，这主要因为越来越多的芯片厂选择将CPU / GPU / TPU与一个或多个高带宽内存（HBM）组合在一起进行先进封装，而业界目前HBM对线宽的最低要求便是1.8/1.8μm 。”
大舞台和更大的舞台
先进封装的技术创新一半体现在2.5D/3D堆叠，另一半还体现在异构集成，两者缺一不可。
倘若只谈堆叠，早在2006年，三星就通过TSV技术就将8个2Gb NAND Flash堆叠封装成同一颗芯片。而台积电CoWoS技术的早期客户赛灵思也仅是用四块同样的FPGA芯片堆叠，台积电先进封装团队对此喜忧参半，喜的是有客户愿意采用这项新技术，忧的是这种同质堆叠无法让CoWoS展现全部实力，直到迎来第一个使用CoWoS技术进行异构集成的客户华为海思，台积电的这项先进封装工艺才终于开始名声大噪。
因此，基于2.5D/3D堆叠的异构集成才是完整的先进封装结构。在这两项特征的加持下，高端芯片是先进封装的一个大舞台。
5G、自动驾驶、人工智能和高性能计算等新应用的蓬勃发展催生了海量数据，这些数据需要不仅需要在芯片内部运算，还需要进行存储。DDR已经很难提供芯片厂需要的高带宽，IO瓶颈越来越严重，于是芯片厂选择将CPU / GPU / TPU与一个或多个高带宽内存（HBM）组合封装，以使带宽不再受制于芯片引脚的互联数量，并带来更低的延迟和功耗。
目前，AMD、英伟达、英特尔等芯片厂商的高端芯片都采用了先进封装技术，且据业内人士透露，目前几乎所有在台积电流片的高端 AI芯片都会选择CoWoS技术。
放眼未来，Chiplet这一未来趋势更将为先进封装创造更大的舞台。芯原股份董事长戴伟民曾多次在公开场合表示，并非每种芯片都需要尖端工艺，因为不是每一家公司都能负担起7nm、5nm工艺的成本，于是Chiplet这种将不同工艺节点的die混封的新形态是未来芯片的重要趋势之一。